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266行目: − ASIC interconnect − + + + + + + − + − ASIC interconnects are a combination of up to 16 SERDES (serializer/deserializer) operating at a 25G NRZ format with a total packet bandwidth of 400 Gbps. Because the UADP 3.0 has two ASIC interconnect links, it allows for a total packet bandwidth of 800 Gbps.+ + + + + + − Major UADP 3.0 ASIC interconnect features:+ + − + + + + + + + + + + + + + + + +
→ASIC 相互接続
Catalyst 9500 switches are fixed core and aggregation switches without any rear stack ports; hence ASIC interconnect links are used for inter-ASIC communications. Communication within a core or between cores is locally switched within the ASIC, so packets destined to local ports within the ASIC do not use ASIC interconnects link. The purpose of the ASIC interconnects is to move data between multiple UADP ASICs.
=== ASIC 相互接続 ===
Catalyst 9500 スイッチは、スタックポートが無い、固定コアと集約スイッチです。スタックポートが無いことから、ASIC 相互接続リンクは ASIC 間のコミュニケーションに使用されます。コミュニケーションは ASIC のコアもしくはコア間でローカルにスイッチングされ、ASIC 内のローカルポートに向かうパケットは ASIC 相互接続リンクを使用しません。ASIC 相互接続の目的は、複数の UADP ASICs 間のデータ移動にあります。
UADP 3.0 は 2 つの相互接続リンクを持ち、全体のパケット帯域幅は 800Gbps になります。
1 つの ASIC 相互接続は 16 SERDES (シリアライザ / デシリアライザ) の組み合わせになっており、25G NRZ フォーマットにより 400G 帯域幅で動作します。なぜならば UADP 3.0 は 2 つの ASIC 相互接続リンクを持ち、その全体帯域幅は 800Gbps であるからです。
UADP 3.0 has two ASIC interconnect links, allowing a total packet bandwidth of 800 Gbps.
主な UADP 3.0 ASIC 相互接続機能は以下です :
* パケットサイズ限界なし
* パケットタイプにとらわれない
* パケットデータは SERDES チャネルに散在
* ヘッダー圧縮能力
* フラグメンテーション / 順番変更 (リオーダー) なし
* ASIC 相互接続リンクでバッファリングなし
画像 14. に ASIC 相互接続のブロック ダイアグラムを示します。
[[ファイル:C95 arc-14.png|なし|フレーム|画像 14. C9500 ハイパフォーマンス スイッチ ASIC 相互接続 ブロック ダイアグラム]]
=== ASIC 相互接続 ===
UADP 2.0 XL has effective bandwidth of 720G, with each core ASIC interconnect burst up to 360G. 360G is composed of dual-independent six-60-Gbps rings (see Figure 15).
UADP 2.0 XL は実効 720G 帯域幅を持ち、それぞれの ASIC コア間は 360G です。360G は 6 つの独立 60Gbps リングからできています。(画像 15. を見てください)
[[ファイル:C95 arc-15.png|なし|フレーム|画像 15. C9500 スイッチ ASIC 相互接続 ブロック ダイアグラム]]
Front-panel interfaces
The Ethernet Physical Layer (PHY) connects a link-layer device (often a MAC) to a physical medium such as a transceiver. The PHY on Catalyst 9500 switches is a fully integrated Ethernet transceiver supporting steering and mapping of lanes back to the ASIC to support multiple speeds (10, 25, 40, and 100GE) depending on the optics inserted into the front-panel ports. Figure 16 provides a high-level overview of the C9500-32C switch components.
=== フロントパネル インターフェース ===
[[ファイル:C95 arc-16.png|なし|フレーム|画像 16. C9500-32C ハイレベル ブロック ダイアグラム]]