1,903
回編集
差分
ナビゲーションに移動
検索に移動
286行目:
286行目: + + + + + + + + + + + − UADP 2.0 XL has effective bandwidth of 720G, with each core ASIC interconnect burst up to 360G. 360G is composed of dual-independent six-60-Gbps rings (see Figure 15).+ + − UADP 2.0 XL は実効 720G 帯域幅を持ち、それぞれの ASIC コア間は 360G です。360G は 6 つの独立 60Gbps リングからできています。(画像 15. を見てください)+ − [[ファイル:C95 arc-15.png|なし|フレーム|画像 15. C9500 スイッチ ASIC 相互接続 ブロック ダイアグラム]]+ + + + + + + + + + + + + − Front-panel interfaces+ + + + + + + + + + + − The Ethernet Physical Layer (PHY) connects a link-layer device (often a MAC) to a physical medium such as a transceiver. The PHY on Catalyst 9500 switches is a fully integrated Ethernet transceiver supporting steering and mapping of lanes back to the ASIC to support multiple speeds (10, 25, 40, and 100GE) depending on the optics inserted into the front-panel ports. Figure 16 provides a high-level overview of the C9500-32C switch components. − === フロントパネル インターフェース ===+ − +
→フロントパネル インターフェース
[[ファイル:C95 arc-14.png|なし|フレーム|画像 14. C9500 ハイパフォーマンス スイッチ ASIC 相互接続 ブロック ダイアグラム]]
[[ファイル:C95 arc-14.png|なし|フレーム|画像 14. C9500 ハイパフォーマンス スイッチ ASIC 相互接続 ブロック ダイアグラム]]
UADP 2.0 XL は実効 720G 帯域幅を持ち、それぞれの ASIC コア間は 360G です。360G は 6 つの独立 60Gbps リングからできています。(画像 15. を見てください)
[[ファイル:C95 arc-15.png|なし|フレーム|画像 15. C9500 スイッチ ASIC 相互接続 ブロック ダイアグラム]]
=== フロントパネル インターフェース ===
イーサネット物理レイヤ (PHY) は、リンク層デバイス (多くの場合は MAC) を、トランシーバなどの物理媒体に接続します。PHY は Catalyst 9500 スイッチではイーサネットトランシーバに完全に統合されており、フロントパネルポートに挿入されたオプティクスで複数の速度 (10,25,40,100GE) をサポートするため、ASIC レーンのステアリングとマッピングをサポートします。
[[ファイル:C95 arc-16.png|なし|フレーム|画像 16. C9500-32C ハイレベル ブロック ダイアグラム]]Highlights of the C9500-32C Switch include:
● 16 columns of QSFP28 cage in 2x1 configuration mode
● Each QSFP28 cage has 8 northbound SERDES connections back to the ASIC
◦ Each SERDES connection operates at either 4x10G speed for 40G QSFP+ optics, or 4x25G speed for 100G QSPF28 optics
◦ Interface speeds are based on the transceiver module inserted
● 32 QSFP28 Ethernet ports
◦ 40G or 100G with a QSFP+/QSFP28 transceiver module or 10G/1G with a CVR adaptor
● Port mapping
◦ Ports 1-8 are mapped to ASIC0/Core1 and ports 9-16 are mapped to ASIC0/Core0
◦ Ports 17-24 are mapped to ASIC1/Core1 and ports 25-32 are mapped to ASIC1/Core0
● Power to the optics are enabled by the onboard controller, which turns on as the module are inserted into the front- panel cage
● The advanced-forwarding ASIC supports 100-Gbps single-flow traffic processing on all ports
Figure 17 provides a high-level overview of the C9500-32QC switch components.
==== C9500-32C スイッチのハイライトは以下の通りです : ====
* 2x1 コンフィギュレーションモードに 16 列の QSFP28 ケージ
* それぞれの QSFP28 ケージは、ASIC に向かう 8 つのノースバウンド SERDES 接続を持ちます
* それぞれの SERDES は次のどちらかで動作します。40G QSFP+ オプティクスで 4x10 スピード。もしくは QSFP28 オプティクスで4x25G スピード。
* インターフェーススピードは、挿入されたトランシーバ モジュールがベースになります。
* 32 QSFP28 イーサネットポート
* QSFP+ / QSFP28 トランシーバモジュールによる 40G or 100G or CVR アダプタ + SFP による 10G/1G
* ポートマッピング
* ポート 1-8 は ASIC 0 / コア 1 , ポート 9-16 は ASIC 0 / コア 0 にマッピング
* ポート 17-24 は ASIC 1 / コア 1 , ポート 25-32 は ASIC 1 / コア 0 にマッピング
* オプティクスの電源はオンボードコントローラによって行われ、フロント パネル ケージに挿入されたモジュールで使用されます
* アドバンスド フォワーディング ASIC は、すべてのポートで 100Gbps シングル フロートラフィック処理をサポートします
画像 17. にC9500-32QC スイッチコンポーネントのハイレベル概要を提供します。
[[ファイル:C95 arc-16.png|なし|フレーム|画像 16. C9500-32C ハイレベル ブロック ダイアグラム]]
[[ファイル:C95 arc-17.png|なし|フレーム|画像 17. C9500-32QC ハイレベル ブロック ダイアグラム]]