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→ストレージ
ストレージはスイッチの背面に位置する SSD モジュールで、シリアル・アドバンスド・テクノロジー・アタッチメント (SATA) によって、Catalyst 9500 ハイパフォーマンスでサポートされます。このモジュールは現地交換ユニットで、グレースフルな抜去のために、スイッチのストレージパネルにホット スワップ ボタンを持っています。その SSD モジュールのストレージ容量は 240GB , 480GB , 960GB で、システムはデフォルトで EXT4 をサポートします。SATA モジュールはデバイスの健康を S.M.A.R.T. でモニタするための能力を備えています。画像 23. に 9500 シリーズのストレージ オプションの概要を示します。
ストレージはスイッチの背面に位置する SSD モジュールで、シリアル・アドバンスド・テクノロジー・アタッチメント (SATA) によって、Catalyst 9500 ハイパフォーマンスでサポートされます。このモジュールは現地交換ユニットで、グレースフルな抜去のために、スイッチのストレージパネルにホット スワップ ボタンを持っています。その SSD モジュールのストレージ容量は 240GB , 480GB , 960GB で、システムはデフォルトで EXT4 をサポートします。SATA モジュールはデバイスの健康を S.M.A.R.T. でモニタするための能力を備えています。画像 23. に 9500 シリーズのストレージ オプションの概要を示します。
[[ファイル:C95 arc-23.png|なし|フレーム|画像 23. Catalyst 9500 ストレージ オプション]]
[[ファイル:C95 arc-23.png|なし|フレーム|画像 23. Catalyst 9500 ストレージ オプション]]
=== パケットウォーク ===
このセクションでは、Catalyst 9500 ハイパフォーマンス スイッチで、どのようにパケット フォワーディングが機能するか、ハイレベル概要を提供します。UADP 2.0 XL と UADP 3.0 はアーキテクチャ的に同様で、ユニキャスト パケットウォークは 1 つ説明します。
==== ASIC の入力と出力ユニキャスト フォワーディング ====
画像 24. は ASIC でユニキャスト パケット フォワーディングの視覚的な表現を表しています。
[[ファイル:C95 arc-24.png|なし|フレーム|画像 24. Catalyst 9500 ハイパフォーマンス ASIC のパケット ウォーク]]
2. The packet travels through the backplane and enters the NIF of one of the ASICs.
3. The NIF passes the packet to the ingress MACsec engine. The MACsec engine will decrypt the packet if needed. The decryption is done at line rate. The packet now enters the Ingress First In First Out (FIFO).
4. The Ingress FIFO sends the packet to both the Ingress Forwarding Controller (IFC) and the Packet Buffer Complex (PBC) in parallel.
5. The IFC performs Layer 2, Layer 3, Access Control List (ACL), and Quality-of-Service (QoS) lookups and more, then returns the forwarding result (frame descriptor header) to the PBC.
以下がパケットが Catalyst 9500 のフロント パネル ポートに入ったときの、一般的なイベントの流れです。
# パケットがラインカードの入力側ポートに到着します ; PHY は信号を変換し、ビットをシリアル化してから、バックプレーンに向かう、ネットワーク インターフェース (NIF) にパケットを送信します。
6. The PBC uses the frame descriptor to determine the egress port. As the egress port is on the same ASIC, the result is sent to the Egress Queueing System (EQS) on the same ASIC.
7. The EQS receives the notification from the PBC and schedules the packet to be sent for egress processing.
8. The EQS signals the PBC to send the packet and descriptor out to both the Egress Forwarding Controller (EFC) and the Rewrite Engine (RWE).
9. The EFC completes egress functions and sends the final rewrite descriptor to the RWE.
10. The RWE performs packet rewrite with the final descriptor and sends the packet to the Egress FIFO.
11. The Egress FIFO sends the packet to the Egress MACsec.
12. The Egress MACsec performs a wire-rate encryption if required and then passes the frame on to the NIF. The packet then goes through the backplane and is sent out from one of the line card ports.