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165行目: − UADP ASIC complex − − Catalyst 9500 Series Switches are built on two variants of the UADP ASIC: UADP 2.0 XL and UADP 3.0. Both are based on a System-On-Chip (SOC) architecture. The architecture of both ASICs is similar, but the versions differ in switching capacity, port density, port speeds, buffering capability, and forwarding scalability. − − UADP 2.0 XL is a third-generation, 240G, dual core ASIC optimized for next-generation Catalyst fixed or modular switches. The architecture and functionality of UADP 2.0 XL is largely unchanged from previous generation of the UADP ASIC. The UADP 2.0 XL ASIC is built using 28-nanometer technology with dual core architecture. Figure 11 shows the components of the UADP 2.0 XL ASIC. − + − − + − + − + − + − + − + − + − − − The UADP 3.0 ASIC is based on the next-generation UADP 2.0 architecture, using a 16-nanometer technology that offers significantly larger tables and bandwidth compared to all other UADP ASICs. Figure 12 shows the components of the UADP 3.0 ASIC. − − − UADP 3.0 ASIC は、UADP 2.0 アーキテクチャをベースにした次世代のもので、16 ナノメーターにより、他のすべておn UADP ASICs と比べて、さらに大きなテーブルと帯域幅を提供します。画像 12. に UADP 3.0 ASIC のコンポーネントを示します。 − − [[ファイル:C95 arc-12.png|なし|フレーム|画像 12. UADP 3.0 ASIC ブロック ダイアグラム]] + − + − + − + − + − + − + − + − + − 268行目:
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277行目: − + − − ● 16 columns of QSFP28 cage in 2x1 configuration mode − − ● Each QSFP28 cage has 8 northbound SERDES connections back to the ASIC − − ◦ Each SERDES connection operates at either 4x10G speed for 40G QSFP+ optics, or 4x25G speed for 100G QSPF28 optics − − ◦ Interface speeds are based on the transceiver module inserted − − ● 32 QSFP28 Ethernet ports − − ◦ 40G or 100G with a QSFP+/QSFP28 transceiver module or 10G/1G with a CVR adaptor − − ● Port mapping − − ◦ Ports 1-8 are mapped to ASIC0/Core1 and ports 9-16 are mapped to ASIC0/Core0 − − ◦ Ports 17-24 are mapped to ASIC1/Core1 and ports 25-32 are mapped to ASIC1/Core0 − − ● Power to the optics are enabled by the onboard controller, which turns on as the module are inserted into the front- panel cage − − ● The advanced-forwarding ASIC supports 100-Gbps single-flow traffic processing on all ports − − Figure 17 provides a high-level overview of the C9500-32QC switch components. 322行目:
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→イントロダクション
エンタープライズ キャンパス ネットワークは、アクセスレイヤにおいて 802.11ax の導入と、高速に成長するパワフルなエンドポイントにより、かつてないほど大規模な帯域幅の増加要求をサポートするよう、根底からの変化を求められています。アクセスレイヤの帯域幅は、高速側の 25Gbps や 100Gbps に合わせて実際の速度が帯域幅比率を維持できるように、1Gbps から 2.5Gbps , 5Gbps に移行しています。
エンタープライズ キャンパス ネットワークは、アクセスレイヤにおいて 802.11ax の導入と、高速に成長するパワフルなエンドポイントにより、かつてないほど大規模な帯域幅の増加要求をサポートするよう、根底からの変化を求められています。アクセスレイヤの帯域幅は、高速側の 25Gbps や 100Gbps に合わせて実際の速度が帯域幅比率を維持できるように、1Gbps から 2.5Gbps , 5Gbps に移行しています。
Cisco Catalyst 9500 シリーズ スイッチは、Cisco 新世代エンタープライズ クラスのバックボーンソリューションの基盤です。これらのスイッチは、市場で最初のエンタープライズ キャンパスをターゲット・目的とした、固定 1RU コア・ディストリビューションレイヤスイッチです。
Cisco Catalyst 9500 シリーズ スイッチは、Cisco 新世代エンタープライズ クラスのバックボーンソリューションの基盤です。これらのスイッチは、エンタープライズ キャンパスをターゲット・目的とした、市場で最初の 100G 固定 1RU コア・ディストリビューションレイヤスイッチです。
これらのスイッチは、エンタープライズ アプリケーションのためにバッファリング能力と、特別なテープルのスケール (MAC , ルート数 , アクセスリスト) を提供します。このプラットフォームは、6.4Tbps までのスイッチング キャパシティと、20 億 pps の転送パフォーマンスを提供します。このプラットフォームは多様なキャンパス ニーズが求める、粒度の細かいポート密度でノン-ブロッキングの 100Gbps QSFP28 と、40Gbps の QSFP+ に加え、25Gbps SFP28 と 1/10 Gbps の SFP/SFP+ スイッチを提供します。
これらのスイッチは、エンタープライズ アプリケーションのためのバッファリング能力と、特別なテープルのスケール (MAC , ルート数 , アクセスリスト) を提供します。このプラットフォームは、6.4Tbps までのスイッチング キャパシティと、2 Bpps (20 億 pps) の転送パフォーマンスを提供します。このプラットフォームは多様なキャンパス ニーズが求める、粒度の細かいポート密度でノン-ブロッキングの 100Gbps QSFP28 と、40Gbps の QSFP+ に加え、25Gbps SFP28 と 1/10 Gbps の SFP/SFP+ スイッチを提供します。
このホワイトペーパーでは、システムデザイン、電源、冷却、ストレージ オプションを含む、新しい Cisco Catalyst 9500 シリーズのアーキテクチャ概要を提供します。
このホワイトペーパーでは、システムデザイン、電源、冷却、ストレージ オプションを含む、新しい Cisco Catalyst 9500 シリーズのアーキテクチャ概要を提供します。
=== プラットフォーム概要 ===
=== プラットフォーム概要 ===
Cisco Catalyst 9500 プラットフォームは固定構成から成り立ち、全面から背面のエアフローのスイッチを Cisco ユニファイドアクセス データプレーン 2.0 XL と 3.0 (UADP) アーキテクチャで構成され、これは単に投資保護だけではなく、ラージスケールと高速スループットを持たせています。このプラットフォームは、モダンなオープン Cisco IOS XE オペレーティング システムが動作し、モデル駆動プログラマビリティをサポートし、コンテナをホストするキャパシティを持ち、サードパーティ アプリをネイティブにスイッチで (x86 CPU のアーキテクチャ・ローカルストレージ・大きなメモリにしたおかげで) 動作させます。このプラットフォームはすべてのハードウェアで高可用性能力があり、プラチナ レートの冗長電源とか変速高性能ファンを持っています。Cisco Catalyst 9500 のポートフォリオ (画像 1) は、エンタープライズ キャンパスの環境で増大するパフォーマンスへの要求に答える、多様なポートスピードとポート密度のスイッチングを提供します。
Cisco Catalyst 9500 プラットフォームは固定構成から成り立ち、全面から背面のエアフローのスイッチを Cisco ユニファイドアクセス データプレーン (UADP) 2.0 XL と 3.0アーキテクチャで構成され、これは単なる投資保護だけではなく、ラージスケールと高速スループットを持たせています。このプラットフォームは、モダンなオープン Cisco IOS XE オペレーティング システムが動作し、モデル駆動プログラマビリティをサポートし、コンテナをホストするキャパシティを持ち、サードパーティ アプリをネイティブにスイッチで (x86 CPU のアーキテクチャ・ローカルストレージ・大きなメモリにしたおかげで) 動作させます。このプラットフォームはすべてのハードウェアで高可用性能力があり、プラチナ レートの冗長電源と可変速高性能ファンを持っています。Cisco Catalyst 9500 のポートフォリオ (画像 1.) は、エンタープライズ キャンパスの環境で増大するパフォーマンスへの要求に答える、多様なポートスピードとポート密度のスイッチングを提供します。
[[ファイル:C95 arc-01.png|なし|画像 1. Cisco Catalyst 9500 シリーズ スイッチ|代替文=|フレーム]]
[[ファイル:C95 arc-01.png|なし|画像 1. Cisco Catalyst 9500 シリーズ スイッチ|代替文=|フレーム]]
Catalyst 9500 ポートフォリオは、新世代ハードウェア機能とスケーラビリティによる、構造上の基礎を提供します。これらのハイ パフォーマンススイッチは UADP 3.0 ASIC がベースとなっており、ASIC ごとに最大 3.2Tbps の転送キャパシティをサポートし、無印の C9500 が持つ UADP 2.0XL と比べて、大きなテーブルを持っています。両方の Catalyst 9500 スイッチは、類似のハードウェアアーキテクチャを持ち、実績のあるオペレーティング システム ソフトウェアで安定性を提供します。
Catalyst 9500 ポートフォリオは、新世代ハードウェア機能とスケーラビリティによる、アーキテクチャの基礎を提供します。これらのハイ パフォーマンス スイッチは UADP 3.0 ASIC がベースとなっており、ASIC ごとに最大 3.2Tbps の転送キャパシティをサポートし、無印の C9500 が持つ UADP 2.0XL と比べて、大きなテーブルを持っています。両方の Catalyst 9500 スイッチは、類似のハードウェアアーキテクチャを持ち、実績のあるオペレーティング システム ソフトウェアによる安定性を提供します。
100-GE スイッチ :
100-GE スイッチ :
[[ファイル:C95 arc-04.png|なし|フレーム|画像 4. C9500-24Q/12Q ボードレイアウト]]
[[ファイル:C95 arc-04.png|なし|フレーム|画像 4. C9500-24Q/12Q ボードレイアウト]]
[[ファイル:C95 arc-05.png|なし|フレーム|画像 5. C9500-40X/16X ボードレイアウト]]
[[ファイル:C95 arc-05.png|なし|フレーム|画像 5. C9500-40X/16X ボードレイアウト]]
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テーブル 1. Cisco Catalyst 9500 AC PSU LEDs
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Cisco Catalyst 9500 ハイパフォーマンス SKU は、スイッチのリアに前面から背面エアフローの、ホットスワップと現地交換可能な可変速ファントレイ (ファンモジュールが 2 重になった、2 つのファントレイ) をサポートします。Cisco Catalyst 9500 UADP 2.0 XL ベースの SKU は、スイッチのリアにホットスワップと現地交換可能な可変速モジュラーファン ( 5 つの個別ファンモジュール) をサポートします。これらのファンとファントレイ ユニットは、活線挿抜と最大ファン回転数 24000rpm をサポートします。ファン ユニットは、スイッチ全体とインターフェースの冷却と、温度のしきい値を超えたときにアラームをトリガするための環境モニタに対する責任を持ちます。スイッチは複数箇所の周辺温度を監視するためのオンボード温度センサーを装備し、ファン速度を調整するための温度イベントをシステムに報告します。スイッチは 1 つの個別ファン or 1 つのファントレイのハードウェア障害まで耐えることができ、残りのファンの回転数を自動的に上げて、十分な冷却を保証します。もしスイッチが必要とする最小個数のファンを下回ったとき、スイッチはオーバーヒートからシステムを守るため、スイッチは自動的にシャットダウンされます。
Cisco Catalyst 9500 ハイパフォーマンス SKU は、スイッチのリアに前面から背面エアフローの、ホットスワップと現地交換可能な可変速ファントレイ (ファンモジュールが 2 重になった、2 つのファントレイ) をサポートします。Cisco Catalyst 9500 UADP 2.0 XL ベースの SKU は、スイッチのリアにホットスワップと現地交換可能な可変速モジュラーファン ( 5 つの個別ファンモジュール) をサポートします。これらのファンとファントレイ ユニットは、活線挿抜と最大ファン回転数 24000rpm をサポートします。ファン ユニットは、スイッチ全体とインターフェースの冷却と、温度のしきい値を超えたときにアラームをトリガするための環境モニタに対する責任を持ちます。スイッチは複数箇所の周辺温度を監視するためのオンボード温度センサーを装備し、ファン速度を調整するための温度イベントをシステムに報告します。スイッチは 1 つの個別ファン or 1 つのファントレイのハードウェア障害まで耐えることができ、残りのファンの回転数を自動的に上げて、十分な冷却を保証します。もしスイッチが必要とする最小個数のファンを下回ったとき、スイッチはオーバーヒートからシステムを守るため、スイッチは自動的にシャットダウンされます。
[[ファイル:C95 arc-08.png|なし|フレーム|画像 8. Cisco Catalyst 9500 ファンとファントレイ]]
[[ファイル:C95 arc-08.png|なし|フレーム|画像 8. Cisco Catalyst 9500 ファンとファントレイ]]
ファンモジュールの挿入と抜去は、ファンアセンブリのイジェクトレバーで簡単に行なえます。ファン イジェクトレバーを押し、ファンのハンドルを持ってモジュールを挿入、または抜去します。テーブル 2. にファンとファントレイの状態を示す LED を記載します。
ファンモジュールの挿入と抜去は、ファンアセンブリのイジェクトレバーで簡単に行なえます。ファン イジェクトレバーを押し、ファンのハンドルを持ってモジュールを挿入、または抜去します。テーブル 2. にファンとファントレイの状態を示す LED を記載します。
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テーブル 2. Cisco Catalyst 9500 ファン・ファン トレイ LEDs
!LED
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Catalyst 9500 は、特定の機能をサポートを最適化し、システムリソースを設定・提供する、ラインレートのスイッチです。リソースはネットワークでスイッチの使用用途に応じて変更できます。スイッチのアーキテクチャは 4 つのメインコンポーネントから成り立っています。
Catalyst 9500 は、特定の機能をサポートを最適化し、システムリソースを設定・提供する、ラインレートのスイッチです。リソースはネットワークでスイッチの使用用途に応じて変更できます。スイッチのアーキテクチャは 4 つのメインコンポーネントから成り立っています。
UADP ASIC 複合体
* UADP ASIC 複合体
* X86 CPU 複合体
X86 CPU 複合体
* ASIC 相互接続
* フロントパネル インターフェース
ASIC 相互接続
フロントパネル インターフェース
画像 10. に、スイッチ コンポーネントのハイ レベル 構成図を示します。
画像 10. に、スイッチ コンポーネントのハイ レベル 構成図を示します。
=== UADP ASIC 複合体 ===
=== UADP ASIC 複合体 ===
Catalyst 9500 シリーズスイッチは、2 種類の UADP ASIC で構築されています : UADP 2.0 XL と UADP 3.0 です。両方ともシステム・オン・チップ (SoC) アーキテクチャがベースになっています。両方の ASIC でそのアーキテクチャは似通っていますが、そのバージョンの違いはスイッチングキャパシティ、ポート速度、バッファリング能力、そして転送のスケーラビリティです。
Catalyst 9500 シリーズスイッチは、2 種類の UADP ASIC で構築されています : UADP 2.0 XL と UADP 3.0 です。両方ともシステム・オン・チップ (SoC) アーキテクチャがベースになっています。両方の ASIC でそのアーキテクチャは似通っていますが、そのバージョンの違いはスイッチングキャパシティ、ポート速度、バッファリング能力、そして転送のスケーラビリティです。
UADP 2.0 XL は第 3 世代で、次世代 Catalyst の固定 or モジュラースイッチに最適化された、240G デュアルコア ASIC です。UADP 2.0 XL のアーキテクチャと機能は、全世代の UADP ASIC から大きくは変わっていません。その UADP 2.0 XL ASIC はデュアルコア アーキテクチャの 28 ナノメーターの技術で構築されています。画像 11. に UADP XL ASIC のコンポーネントを示します。
UADP 2.0 XL は第 3 世代で、次世代 Catalyst の固定 or モジュラースイッチに最適化された、240G デュアルコア ASIC です。UADP 2.0 XL のアーキテクチャと機能は、全世代の UADP ASIC から大きくは変わっていません。その UADP 2.0 XL ASIC はデュアルコア アーキテクチャの 28 ナノメーター技術で構築されています。画像 11. に UADP XL ASIC のコンポーネントを示します。
[[ファイル:C95 arc-11.png|なし|フレーム|画像 11. UADP 2.0 XL ブロック ダイアグラム]]
[[ファイル:C95 arc-11.png|なし|フレーム|画像 11. UADP 2.0 XL ブロック ダイアグラム]]
UADP 2.0 XL のキーとなる能力 :
UADP 2.0 XL のキーとなる能力 :
* パケット・スイッチング帯域幅 : 240G (コアあたり 120G)
* '''パケット・スイッチング帯域幅 :''' 240G (コアあたり 120G)
* 転送パフォーマンス : 375Mpps
* '''転送パフォーマンス :''' 375Mpps
* スタック帯域幅 720G (2x360G / リング)
* '''スタック帯域幅 :''' 720G (2x360G / リング)
* FIB テーブル : 128K/64K IPv4 / IPv6 ホストルートと、64K/32K IPv4 / IPv6 最長プレフィクス該当エントリ
* '''FIB テーブル :''' 128K/64K IPv4 / IPv6 ホストルートと、64K/32K IPv4 / IPv6 最長プレフィクス該当エントリ
* 共有パケットバッファ : 32MB (コアあたり 16MB)
* '''共有パケットバッファ :''' 32MB (コアあたり 16MB)
* 専用 NetFlow ブロック : 128K(IPv4) / 64K(IPv6) (コアあたり 64K/32K)
* '''専用 NetFlow ブロック :''' 128K(IPv4) / 64K(IPv6) (コアあたり 64K/32K)
* TCAM ACL : 54K 全体キャパシティ
* '''TCAM ACL :''' 54K 全体キャパシティ
UADP 3.0 ASIC は、UADP 2.0 アーキテクチャをベースにした次世代のもので、16 ナノメーター技術により、他のすべての UADP ASICs と比べて、さらに大きなテーブルと帯域幅を提供します。画像 12. に UADP 3.0 ASIC のコンポーネントを示します。[[ファイル:C95 arc-12.png|なし|フレーム|画像 12. UADP 3.0 ASIC ブロック ダイアグラム]]
UADP 3.0 のキーとなる能力 :
UADP 3.0 のキーとなる能力 :
* パケット・スイッチング帯域幅 : 1600G (コアあたり 800G)
* '''パケット・スイッチング帯域幅 :''' 1600G (コアあたり 800G)
* 転送パフォーマンス : 1Bpps (コアあたり 500Mpps)
* '''転送パフォーマンス :''' 1Bpps (コアあたり 500Mpps)
* ASIC 相互接続 : 合計 800G 帯域幅を持つ、2 つのポイント・ツー・ポイント リンク
* '''ASIC 相互接続 :''' 合計 800G 帯域幅を持つ、2 つのポイント・ツー・ポイント リンク
* FIB テーブル : IPv6 の構築に最適化された、416K の 2 倍幅テーブル
* '''FIB テーブル :''' IPv6 の構築に最適化された、416K の 2 倍幅テーブル
* ユニファイド パケットバッファ : 両方のコアで共有の 36MB
* '''ユニファイド パケットバッファ :''' 両方のコアで共有の 36MB
* 専用 NetFlow ブロック : 128K(IPv4) まで、IPv6 2 倍幅共有テーブル
* '''専用 NetFlow ブロック :''' 128K(IPv4) まで、IPv6 2 倍幅共有テーブル
* TCAM ACL : 54K 全体キャパシティ
* '''TCAM ACL :''' 54K 全体キャパシティ
'''ノート :''' UADP 3.0 はパケット サイズ 187 バイト以上でラインレートの転送パフォーマンスを獲得しています テーブル 3. に UADP 2.0 XL と UADP 3.0 ASICs のハイレベル差分を示します
'''ノート :''' UADP 3.0 はパケット サイズ 187 バイト以上でラインレートの転送パフォーマンスを獲得しています。テーブル 3. に UADP 2.0 XL と UADP 3.0 ASICs のハイレベル差分を示します。
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=== ASIC 相互接続 ===
=== ASIC 相互接続 ===
Catalyst 9500 スイッチは、スタックポートが無い、固定コアと集約スイッチです。スタックポートが無いことから、ASIC 相互接続リンクは ASIC 間のコミュニケーションに使用されます。コミュニケーションは ASIC のコアもしくはコア間でローカルにスイッチングされ、ASIC 内のローカルポートに向かうパケットは ASIC 相互接続リンクを使用しません。ASIC 相互接続の目的は、複数の UADP ASICs 間のデータ移動にあります。
Catalyst 9500 スイッチは、スタックポートが無い、固定型のコアと集約スイッチです。スタックポートが無いことから、ASIC 相互接続リンクは ASIC 間のコミュニケーションに使用されます。コミュニケーションは ASIC のコアもしくはコア間でローカルにスイッチングされ、ASIC 内のローカルポートに向かうパケットは ASIC 相互接続リンクを使用しません。ASIC 相互接続の目的は、複数の UADP ASICs 間のデータ移動にあります。
UADP 3.0 は 2 つの相互接続リンクを持ち、全体のパケット帯域幅は 800Gbps になります。
UADP 3.0 は 2 つの相互接続リンクを持ち、全体のパケット帯域幅は 800Gbps になります。
イーサネット物理レイヤ (PHY) は、リンク層デバイス (多くの場合は MAC) を、トランシーバなどの物理媒体に接続します。PHY は Catalyst 9500 スイッチではイーサネットトランシーバに完全に統合されており、フロントパネルポートに挿入されたオプティクスで複数の速度 (10,25,40,100GE) をサポートするため、ASIC レーンのステアリングとマッピングをサポートします。
イーサネット物理レイヤ (PHY) は、リンク層デバイス (多くの場合は MAC) を、トランシーバなどの物理媒体に接続します。PHY は Catalyst 9500 スイッチではイーサネットトランシーバに完全に統合されており、フロントパネルポートに挿入されたオプティクスで複数の速度 (10,25,40,100GE) をサポートするため、ASIC レーンのステアリングとマッピングをサポートします。
[[ファイル:C95 arc-16.png|なし|フレーム|画像 16. C9500-32C ハイレベル ブロック ダイアグラム]]Highlights of the C9500-32C Switch include:
[[ファイル:C95 arc-16.png|なし|フレーム|画像 16. C9500-32C ハイレベル ブロック ダイアグラム]]
==== C9500-32C スイッチのハイライトは以下の通りです : ====
==== C9500-32C スイッチのハイライトは以下の通りです : ====
* 2x1 コンフィギュレーションモードに 16 列の QSFP28 ケージ
* 2x1 コンフィギュレーションモードに 16 列の QSFP28 ケージ
* それぞれの QSFP28 ケージは、ASIC に向かう 8 つのノースバウンド SERDES 接続を持ちます
* それぞれの QSFP28 ケージは、ASIC に向かう 8 つのノースバウンド SERDES 接続を持ちます
** それぞれの SERDES は次のどちらかで動作します。40G QSFP+ オプティクスで 4x10G スピード。もしくは 100G QSFP28 オプティクスで4x25G スピード。
** それぞれの SERDES は次のどちらかで動作します。40G QSFP+ オプティクスで 4x10G スピード もしくは 100G QSFP28 オプティクスで4x25G スピード
** インターフェーススピードは、挿入されたトランシーバ モジュールがベースになります。
** インターフェーススピードは、挿入されたトランシーバ モジュールがベースになります
* 32 QSFP28 イーサネットポート
* 32 QSFP28 イーサネットポート
** QSFP+ / QSFP28 トランシーバモジュールによる 40G or 100G or CVR アダプタ + SFP による 10G/1G
** QSFP+ / QSFP28 トランシーバモジュールによる 40G or 100G or CVR アダプタ + SFP による 10G/1G
==== C9500-32QC スイッチのハイライトは以下の通りです : ====
==== C9500-32QC スイッチのハイライトは以下の通りです : ====
* 2x1 コンフィギュレーションモードに 16 列の QSFP28 ケージ。
* 2x1 コンフィギュレーションモードに 16 列の QSFP28 ケージ
* それぞれの QSFP28 ケージは、ASIC に向かう 4 つのノースバウンド SERDES 接続を持ちます。
* それぞれの QSFP28 ケージは、ASIC に向かう 4 つのノースバウンド SERDES 接続を持ちます
** それぞれの SERDES は次のどちらかで動作します。40G QSFP+ オプティクスで 2x20G スピード。もしくは 100G QSFP28 オプティクスで4x25G スピード。
** それぞれの SERDES は次のどちらかで動作します。40G QSFP+ オプティクスで 2x20G スピード もしくは 100G QSFP28 オプティクスで4x25G スピード
** インターフェーススピードは、CLI ベースです。
** インターフェーススピードは、CLI ベース
* 32 QSFP28 イーサネットポート。
* 32 QSFP28 イーサネットポート
** QSFP+ / QSFP28 トランシーバモジュールによる 40G or 100G or CVR アダプタ + SFP による 10G/1G.
** QSFP+ / QSFP28 トランシーバモジュールによる 40G or 100G or CVR アダプタ + SFP による 10G/1G
* ポートマッピング
* ポートマッピング
** ポート 1-16 は ASIC 0 / コア 1 , ポート 17-32 は ASIC 0 / コア 0 にマッピング。
** ポート 1-16 は ASIC 0 / コア 1 , ポート 17-32 は ASIC 0 / コア 0 にマッピング
* オプティクスの電源はオンボードコントローラによって行われ、フロント パネル ケージに挿入されたモジュールで使用されます。
* オプティクスの電源はオンボードコントローラによって行われ、フロント パネル ケージに挿入されたモジュールで使用されます
* デフォルトポート コンフィギュレーションは、
* デフォルトポート コンフィギュレーションは、
** ポート 1-24 は 40G インターフェースとして有効化・アクティブになります。
** ポート 1-24 は 40G インターフェースとして有効化・アクティブになります
** ポート 25-32 は 40G インターフェースですが、インアクティブです。
** ポート 25-32 は 40G インターフェースですが、インアクティブです
** ポート 45-48 は 100G インターフェースとしてアクティブになります。
** ポート 45-48 は 100G インターフェースとしてアクティブになります
** 100G ポートの有効化 or 無効化は、"enable / no enable" インターフェース コマンドを使用して行います。
** 100G ポートの有効化 or 無効化は、"enable / no enable" インターフェース コマンドを使用して行います
* アドバンスド フォワーディング ASIC は、100Gbps シングル フロー トラフィック処理を 100G 設定ポートでサポートし、20G シングル フロー トラフィック処理をすべての 40G ポートでサポートします。
* アドバンスド フォワーディング ASIC は、100Gbps シングル フロー トラフィック処理を 100G 設定ポートでサポートし、20G シングル フロー トラフィック処理をすべての 40G ポートでサポートします