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Cisco Catalyst 9500 アーキテクチャ ホワイトペーパー (ソースを閲覧)

2021年4月11日 (日) 12:17時点における版

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このドキュメントは、hkatou Lab が [https://www.cisco.com/c/en/us/products/collateral/switches/catalyst-9500-series-switches/white-paper-c11-741484.html Cisco Catalyst 9500 Architecture White Paper] を非公式に翻訳したものです。
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原文・画像の著作権は Cisco Systems にあります。
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=== イントロダクション ===
 
=== イントロダクション ===
 
エンタープライズ キャンパス ネットワークは、アクセスレイヤにおいて 802.11ax の導入と、高速に成長するパワフルなエンドポイントにより、かつてないほど大規模な帯域幅の増加要求をサポートするよう、根底からの変化を求められています。アクセスレイヤの帯域幅は、高速側の 25Gbps や 100Gbps に合わせて実際の速度が帯域幅比率を維持できるように、1Gbps から 2.5Gbps , 5Gbps に移行しています。
 
エンタープライズ キャンパス ネットワークは、アクセスレイヤにおいて 802.11ax の導入と、高速に成長するパワフルなエンドポイントにより、かつてないほど大規模な帯域幅の増加要求をサポートするよう、根底からの変化を求められています。アクセスレイヤの帯域幅は、高速側の 25Gbps や 100Gbps に合わせて実際の速度が帯域幅比率を維持できるように、1Gbps から 2.5Gbps , 5Gbps に移行しています。
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=== プラットフォーム概要 ===
 
=== プラットフォーム概要 ===
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Cisco Catalyst 9500 プラットフォームは固定構成から成り立ち、全面から背面のエアフローのスイッチを Cisco ユニファイドアクセス データプレーン (UADP)  2.0 XL と 3.0アーキテクチャで構成され、これは単なる投資保護だけではなく、ラージスケールと高速スループットを持たせています。このプラットフォームは、モダンなオープン Cisco IOS XE オペレーティング システムが動作し、モデル駆動プログラマビリティをサポートし、コンテナをホストするキャパシティを持ち、サードパーティ アプリをネイティブにスイッチで (x86 CPU のアーキテクチャ・ローカルストレージ・大きなメモリにしたおかげで) 動作させます。このプラットフォームはすべてのハードウェアで高可用性能力があり、プラチナ レートの冗長電源と可変速高性能ファンを持っています。Cisco Catalyst 9500 のポートフォリオ (画像 1.) は、エンタープライズ キャンパスの環境で増大するパフォーマンスへの要求に答える、多様なポートスピードとポート密度のスイッチングを提供します。
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Cisco Catalyst 9500 プラットフォームは固定構成から成り立ち、全面から背面のエアフローのスイッチを Cisco ユニファイドアクセス データプレーン (UADP)  2.0 XL と 3.0アーキテクチャで構成します。これは単なる投資保護だけではなく、ラージスケールと高速スループットを持たせています。このプラットフォームは、モダンなオープン Cisco IOS XE オペレーティング システムが動作し、モデル駆動プログラマビリティをサポートし、コンテナをホストするキャパシティを持ち、サードパーティ アプリをネイティブにスイッチで (x86 CPU のアーキテクチャ・ローカルストレージ・大きなメモリにしたおかげで) 動作させます。このプラットフォームはすべてのハードウェア コンポーネントで高可用性能力があり、プラチナ レートの冗長電源と可変速の高性能ファンを持っています。Cisco Catalyst 9500 のポートフォリオ (画像 1.) は、エンタープライズ キャンパスの環境で増大するパフォーマンスへの要求に答える、多様なポートスピードとポート密度のスイッチングを提供します。
    
[[ファイル:C95 arc-01.png|なし|画像 1. Cisco Catalyst 9500 シリーズ スイッチ|代替文=|フレーム]]
 
[[ファイル:C95 arc-01.png|なし|画像 1. Cisco Catalyst 9500 シリーズ スイッチ|代替文=|フレーム]]
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Catalyst 9500 ポートフォリオは、新世代ハードウェア機能とスケーラビリティによる、アーキテクチャの基礎を提供します。これらのハイ パフォーマンス スイッチは UADP 3.0 ASIC がベースとなっており、ASIC ごとに最大 3.2Tbps の転送キャパシティをサポートし、無印の C9500 が持つ UADP 2.0XL と比べて、大きなテーブルを持っています。両方の Catalyst 9500 スイッチは、類似のハードウェアアーキテクチャを持ち、実績のあるオペレーティング システム ソフトウェアによる安定性を提供します。
 
Catalyst 9500 ポートフォリオは、新世代ハードウェア機能とスケーラビリティによる、アーキテクチャの基礎を提供します。これらのハイ パフォーマンス スイッチは UADP 3.0 ASIC がベースとなっており、ASIC ごとに最大 3.2Tbps の転送キャパシティをサポートし、無印の C9500 が持つ UADP 2.0XL と比べて、大きなテーブルを持っています。両方の Catalyst 9500 スイッチは、類似のハードウェアアーキテクチャを持ち、実績のあるオペレーティング システム ソフトウェアによる安定性を提供します。
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画像 10. に、スイッチ コンポーネントのハイ レベル 構成図を示します。
 
画像 10. に、スイッチ コンポーネントのハイ レベル 構成図を示します。
 
[[ファイル:C95 arc-10.png|なし|フレーム|画像 10. Catalyst 9500 ハイパフォーマンス SKU ハイレベル ブロック ダイアグラム]]
 
[[ファイル:C95 arc-10.png|なし|フレーム|画像 10. Catalyst 9500 ハイパフォーマンス SKU ハイレベル ブロック ダイアグラム]]
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=== UADP ASIC 複合体 ===
 
=== UADP ASIC 複合体 ===
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[[ファイル:C95 arc-13.png|なし|フレーム|画像 13. X86 CPU 複合体]]
 
[[ファイル:C95 arc-13.png|なし|フレーム|画像 13. X86 CPU 複合体]]
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=== ASIC 相互接続 ===
 
=== ASIC 相互接続 ===
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* オプティクスの電源はオンボードコントローラによって行われ、フロント パネル ケージに挿入されたモジュールで使用されます
 
* オプティクスの電源はオンボードコントローラによって行われ、フロント パネル ケージに挿入されたモジュールで使用されます
 
* アドバンスド フォワーディング ASIC は、100Gbps シングル フロー トラフィック処理をアップリンク ポートでサポートし、25G シングル フロー トラフィック処理をダウンリンク ポートでサポートします
 
* アドバンスド フォワーディング ASIC は、100Gbps シングル フロー トラフィック処理をアップリンク ポートでサポートし、25G シングル フロー トラフィック処理をダウンリンク ポートでサポートします
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Note : C9500-24Y4C スイッチは 1xUADP 3.0 ASIC を備え、C9500-48Y4C と全く同じアーキテクチャになっています  類似のポートマッピングを持ち、全体では 24 x 25G/10G/1G ポートと 4 x QSFP28 イーサネット アップリンク ポートを備えています
 
Note : C9500-24Y4C スイッチは 1xUADP 3.0 ASIC を備え、C9500-48Y4C と全く同じアーキテクチャになっています  類似のポートマッピングを持ち、全体では 24 x 25G/10G/1G ポートと 4 x QSFP28 イーサネット アップリンク ポートを備えています
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=== ネットワーク モジュール ===
 
=== ネットワーク モジュール ===
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Cisco Catalyst 9500 シリーズは、C9500-40X と C9500-16X スイッチのアップリンク ポートで、オプションとして 2 種類のネットワーク モジュール (画像 22.) をサポートします。デフォルトでスイッチはネットワーク モジュールを含みません。ネットワーク モジュールのすべてのポートはラインレートで、ダウンリンク ポートでサポートされるすべてのソフトウェア フィーチャは、ネットワーク モジュール ポートでもサポートされます。
 
Cisco Catalyst 9500 シリーズは、C9500-40X と C9500-16X スイッチのアップリンク ポートで、オプションとして 2 種類のネットワーク モジュール (画像 22.) をサポートします。デフォルトでスイッチはネットワーク モジュールを含みません。ネットワーク モジュールのすべてのポートはラインレートで、ダウンリンク ポートでサポートされるすべてのソフトウェア フィーチャは、ネットワーク モジュール ポートでもサポートされます。
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[[ファイル:C95 arc-24.png|なし|フレーム|画像 24. Catalyst 9500 ハイパフォーマンス ASIC のパケット ウォーク]]
 
[[ファイル:C95 arc-24.png|なし|フレーム|画像 24. Catalyst 9500 ハイパフォーマンス ASIC のパケット ウォーク]]
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以下がパケットが Catalyst 9500 のフロント パネル ポートに入ったときの、一般的なイベントの流れです。
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# パケットがラインカードの入力側ポートに到着します ; PHY は信号を変換し、ビットをシリアル化してから、バックプレーンに向かう、ネットワーク インターフェース (NIF) にパケットを送信します
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# パケットはバックプレーンを経由して、1 つの ASIC の NIF に伝わります
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# NIF は入力 MACsec エンジンにパケットを通過させます  その MACsec エンジンは必要に応じてパケットを復号化します  その復号化はラインレートで実行されます  そのパケットは入力ファースト・イン・ファースト・アウト (FIFO) に入ります
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# その入力 FIFO は、並行してパケットをイングレス・フォワーディング・コントローラ (IFC) とパケット・バッファ・コンプレックス (PBC) に送信します
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# その IFC はレイヤ 2 , レイヤ 3 , アクセス・コントロール・リスト (ACL) , クオリティ・オブ・サービス (QoS) ルックアップ、そして転送結果 (フレーム ディスクリプタ ヘッダ) を PBC に送信します
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# PBC は出力ポートを決定するために、フレーム ディスクリプタを使用します  同じ ASIC に出力ポートがあるため、結果は同じ ASIC のイーグレス・キューイング・システム (EQS) に送信されます
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# EQS は PBC から通知を受信し、出力処理のために送信されるパケットをスケジュールします
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# EQS はパケットを送信するために PBC へ信号を送り、ディスクリプタをイーグレス・フォワーディング・コントローラ (EFC) とリライト・エンジン (RWE) の両方に送ります
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# EFC は出力機能を完了させ、RWE へ最終リライトディスクリプタを送信します
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# RWE は最終ディスクリプタでパケット リライトを機能させ、パケットを出力 FIFO へ送信します
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# 出力 FIFO はパケットを出力 MACsec に送信します
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# 出力 MACsec は、NIF でフレームを通過する際に必要であれば、ワイヤレートで暗号化します  パケットはパックプレーンを通過し、ラインカード ポートの 1 つから外部へ送信されます
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2.     The packet travels through the backplane and enters the NIF of one of the ASICs.
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==== ASIC 間の入力と出力ユニキャスト フォワーディング ====
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画像 25. は ASIC 間でユニキャスト パケット フォワーディングの視覚的な表現を表しています。
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3.     The NIF passes the packet to the ingress MACsec engine. The MACsec engine will decrypt the packet if needed. The decryption is done at line rate. The packet now enters the Ingress First In First Out (FIFO).
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[[ファイル:C95 arc-25.png|なし|フレーム|画像 25. C9500 ハイパフォーマンス ASIC 間のパケット ウォーク]]
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4.     The Ingress FIFO sends the packet to both the Ingress Forwarding Controller (IFC) and the Packet Buffer Complex (PBC) in parallel.
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5.     The IFC performs Layer 2, Layer 3, Access Control List (ACL), and Quality-of-Service (QoS) lookups and more, then returns the forwarding result (frame descriptor header) to the PBC.
         
以下がパケットが Catalyst 9500 のフロント パネル ポートに入ったときの、一般的なイベントの流れです。
 
以下がパケットが Catalyst 9500 のフロント パネル ポートに入ったときの、一般的なイベントの流れです。
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# パケットがラインカードの入力側ポートに到着します ; PHY は信号を変換し、ビットをシリアル化してから、バックプレーンに向かう、ネットワーク インターフェース (NIF) にパケットを送信します
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# パケットはバックプレーンを経由して、1 つの ASIC の NIF に伝わります
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# NIF は入力 MACsec エンジンにパケットを通過させます  その MACsec エンジンは必要に応じてパケットを復号化します  その復号化はラインレートで実行されます  そのパケットは入力ファースト・イン・ファースト・アウト (FIFO) に入ります
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# その入力 FIFO は、並行してパケットをイングレス・フォワーディング・コントローラ (IFC) とパケット・バッファ・コンプレックス (PBC) に送信します
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# その IFC はレイヤ 2 , レイヤ 3 , アクセス・コントロール・リスト (ACL) , クオリティ・オブ・サービス (QoS) ルックアップ、そして転送結果 (フレーム ディスクリプタ ヘッダ) を PBC に送信します
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# PBC は出力ポートを決定するために、フレーム ディスクリプタを使用します  別の ASIC に出力ポートがあるため、結果は別の ASIC のイングレス・キューイング・システム (IQS) が ASIC 間接続を使用して宛先 ASIC に送信するため、スケジュールします
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# 宛先 ASIC の PBC は、ASIC 間接続経由で送信元 ASIC からのパケットを受信します
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# PBC はフレーム ディスクリプタを EQS に送信します
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# EQS は PBC から通知を受信し、出力処理のために送信されるパケットをスケジュールします
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# EQS はパケットを送信するために PBC へ信号を送り、ディスクリプタをイーグレス・フォワーディング・コントローラ (EFC) とリライト・エンジン (RWE) の両方に送ります
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# EFC は出力機能を完了させ、RWE へ最終リライトディスクリプタを送信します
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# RWE は最終ディスクリプタでパケット リライトを機能させ、パケットを出力 FIFO へ送信します
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# 出力 FIFO はパケットを出力 MACsec に送信します
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# 出力 MACsec は、NIF でフレームを通過する際に必要であれば、ワイヤレートで暗号化します  パケットはパックプレーンを通過し、ラインカード ポートの 1 つから外部へ送信されます
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# パケットがラインカードの入力側ポートに到着します ; PHY は信号を変換し、ビットをシリアル化してから、バックプレーンに向かう、ネットワーク インターフェース (NIF) にパケットを送信します。
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==== マルチキャスト フォワーディング ====
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画像 26. はマルチキャスト パケットが Catalyst 9500 のフロント パネル ポートに入ったときの、一般的なイベントの流れです。
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[[ファイル:C95 arc-26.png|なし|フレーム|画像 26. ASIC 内のマルチキャスト パケット ウォーク]]
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6.     The PBC uses the frame descriptor to determine the egress port. As the egress port is on the same ASIC, the result is sent to the Egress Queueing System (EQS) on the same ASIC.
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# パケットがラインカードの入力側ポートに到着します ; PHY は信号を変換し、ビットをシリアル化してから、バックプレーンに向かう、ネットワーク インターフェース (NIF) にパケットを送信します
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# パケットはバックプレーンを経由して、1 つの ASIC の NIF に伝わります
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# NIF は入力 MACsec エンジンにパケットを通過させます  その MACsec エンジンは必要に応じてパケットを復号化します  その復号化はラインレートで実行されます  そのパケットは入力ファースト・イン・ファースト・アウト (FIFO) に入ります
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# その入力 FIFO は、並行してパケットをイングレス・フォワーディング・コントローラ (IFC) とパケット・バッファ・コンプレックス (PBC) に送信します
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# その IFC はレイヤ 2 , レイヤ 3 , アクセス・コントロール・リスト (ACL) , クオリティ・オブ・サービス (QoS) ルックアップ、そして転送結果 (フレーム ディスクリプタ ヘッダ) を PBC に送信します  この場合のフレーム ディスクリプタは、レプリケーション テーブルのポインタです
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# PBC は出力ポートを決定するために、フレーム ディスクリプタを使用します  (もしレシーバーが別の ASIC であれば、IQS は ASIC 間接続経由で宛先 ASIC にパケット送信をスケジュールします)  ASIC 内のローカルにレシーバがある場合は、結果をイーグレス・キューイング・システム (EQS) に送信します
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# EQS は PBC から通知を受信し、結果に基づいて、アクティブ・キューイング・マネージメント (AQM) が出力ポートのリストを生成し、それらの出力ポートそれぞれにパケットをスケジュールします
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# EQS はパケットを送信するために PBC へ信号を送り、ディスクリプタをイーグレス・フォワーディング・コントローラ (EFC) とリライト・エンジン (RWE) の両方に送ります
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# EFC は出力機能を完了させ、RWE へ最終リライトディスクリプタを送信します
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# RWE は最終ディスクリプタでパケット リライトを機能させ、パケットを出力 FIFO へ送信します
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# 出力 FIFO はパケットを出力 MACsec に送信します
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# 出力 MACsec は、NIF でフレームを通過する際に必要であれば、ワイヤレートで暗号化します  パケットはパックプレーンを通過し、ラインカード ポートの 1 つから外部へ送信されます
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7.     The EQS receives the notification from the PBC and schedules the packet to be sent for egress processing.
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=== 結論 ===
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Cisco Catalyst 9500 シリーズ スイッチは、Catalyst 9000 ファミリのスイッチのエンタープライズ クラス バックボーンで、包括的な高密度ポートフォリオで、100G , 40G , 25G , 10G の速度を柔軟性のあるアーキテクチャで提供します。この新しいプラットフォームは、増加した帯域幅、スケール、セキュリティ、テレメートリーによる Cisco 新世代プログラマブル UADP ASIC をベースとしています。プラットフォームは10G から 25G に、無停止な移行によって、インフラストラクチャの投資保護をサポートします。Cisco Catalyst 9500 シリーズ スイッチは、進化するハイスケールな要求と成長するエンタープライズ ネットワークに合わせ、ハイパフォーマンスを提供するために設計され、モジュラー システム アーキテクチャで構築されています。
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8.     The EQS signals the PBC to send the packet and descriptor out to both the Egress Forwarding Controller (EFC) and the Rewrite Engine (RWE).
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=== リファレンス ===
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9.     The EFC completes egress functions and sends the final rewrite descriptor to the RWE.
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* [https://www.cisco.com/c/ja_jp/products/collateral/switches/catalyst-9500-series-switches/datasheet-c78-738978.html Cisco Catalyst 9500 シリーズ スイッチ データ シート]
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* [https://www.cisco.com/c/ja_jp/td/docs/switches/lan/catalyst9500/hardware/install/b_catalyst_9500_hig.html Cisco Catalyst 9500 シリーズ スイッチ ハードウェア設置ガイド]
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* [https://www.cisco.com/c/dam/en/us/products/collateral/switches/catalyst-9000/nb-06-cat9k-ebook-cte-en.pdf Cisco Catalyst 9000 - Switching for a new era of intent-based networking]
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* [https://www.cisco.com/c/dam/en/us/products/collateral/switches/catalyst-9000/nb-09-25ge-100ge-wp-cte-en.pdf 25GE and 100GE – Enabling higher speeds in the enterprise with investment protection white paper]
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* [https://miercom.com/?ddownload=5602 Cisco Catalyst 9500 High Performance series performance validation]
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10.  The RWE performs packet rewrite with the final descriptor and sends the packet to the Egress FIFO.
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11.  The Egress FIFO sends the packet to the Egress MACsec.
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12.  The Egress MACsec performs a wire-rate encryption if required and then passes the frame on to the NIF. The packet then goes through the backplane and is sent out from one of the line card ports.
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[[Category:アーキテクチャ]]
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